Verilog i VHDL
Verilog i VHDL to języki opisu sprzętu, które są używane do pisania programów dla układów elektronicznych. Języki te są używane w urządzeniach elektronicznych, które nie mają podstawowej architektury komputera. VHDL jest starszym z nich i opiera się na Ada i Pascal, dziedzicząc cechy obu języków. Verilog jest stosunkowo nowy i stosuje metody kodowania języka programowania C.
VHDL jest językiem mocno napisanym, a skrypty, które nie są silnie wpisane, nie mogą się skompilować. Silnie typowany język, taki jak VHDL, nie pozwala na mieszanie lub działanie zmiennych z różnymi klasami. Verilog używa słabego pisania, co jest przeciwieństwem mocno napisanego języka. Kolejną różnicą jest rozróżnianie wielkości liter. Verilog rozróżnia wielkość liter i nie rozpoznałby zmiennej, jeśli zastosowany przypadek nie jest zgodny z tym, co poprzednio. Z drugiej strony w VHDL nie jest rozróżniana wielkość liter, a użytkownicy mogą dowolnie zmieniać wielkość liter, o ile znaki w nazwie i kolejności pozostają takie same.
Ogólnie rzecz biorąc, Verilog jest łatwiejszy do nauczenia niż VHDL. Wynika to po części z popularności języka programowania C, dzięki czemu większość programistów zna konwencje używane w Verilog. VHDL jest nieco trudniejsze do nauki i programowania.
Zaletą VHDL jest posiadanie o wiele więcej konstrukcji, które pomagają w modelowaniu na wysokim poziomie i odzwierciedlają rzeczywistą pracę programowanego urządzenia. Złożone typy danych i pakiety są bardzo pożądane podczas programowania dużych i złożonych systemów, które mogą mieć wiele funkcjonalnych części. Verilog nie ma koncepcji pakietów, a całe programowanie musi odbywać się za pomocą prostych typów danych dostarczanych przez programistę.
Wreszcie, Verilog nie ma biblioteki zarządzania językami programowania oprogramowania. Oznacza to, że Verilog nie pozwoli programistom na umieszczanie potrzebnych modułów w osobnych plikach, które są wywoływane podczas kompilacji. Duże projekty Verilog mogą znaleźć się w dużym i trudnym do prześledzenia pliku.
Streszczenie:
1. Verilog bazuje na C, a VHDL na Pascalu i Ada.
2. W przeciwieństwie do Verilog, VHDL jest silnie typowany.
3. W przeciwieństwie do VHDL, Verilog rozróżnia wielkość liter.
4. Verilog jest łatwiejszy do nauczenia się w porównaniu do VHDL.
5. Verilog ma bardzo proste typy danych, podczas gdy VHDL pozwala użytkownikom tworzyć bardziej złożone typy danych.
6. Verilog nie ma zarządzania bibliotekami, podobnie jak w VHDL.
